SystemVerilog斷言(SVA)在接口協(xié)議檢查中的實(shí)戰(zhàn)寫法
SystemVerilog UVM進(jìn)階:構(gòu)建可復(fù)用的驗(yàn)證環(huán)境與隨機(jī)約束沖突解決
Verilog還是SystemVerilog?基于UVM的FPGA驗(yàn)證環(huán)境搭建實(shí)戰(zhàn)
老舊代碼重構(gòu):VHDL向SystemVerilog UVM環(huán)境遷移的實(shí)戰(zhàn)策略
SystemVerilog斷言在AXI-Lite總線時序驗(yàn)證中的應(yīng)用
基于SystemVerilog的斷言驗(yàn)證:形式化方法在FPGA算法測試中的應(yīng)用
SystemVerilog中還有一個final?block
3個SystemVerilog新特性!
基于VMM驗(yàn)證方法學(xué)的MCU驗(yàn)證環(huán)境
系統(tǒng)級語言SystemVerilog和SystemC的融合