Risc-V

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RISC-V启动的基础逻辑

当我们谈论RISC-V的设计特色，讨论得最多的往往是它开源开放的属性、模块化的指令集设计，还有灵活的特权级架构。但很少有人会深入拆解它的启动流程，去品味这套架构在启动阶段设计里藏着的巧思。我自己在做RISC-V嵌入式开发的过程里，对比过ARM、MIPS这些传统架构的启动流程，越研究越觉得RISC-V的启动设计不简单——它没有像x86那样复杂的BIOS标准，也没有走ARM那套固定BL阶段的设计路线，反而用一套极简的架构逻辑，适配了从微控制器到服务器CPU的全场景需求。

技术前线
2026-06-23

RISC-V Linux
J-Link + OpenOCD 调试 RISC-V 核心的完整流程

在 RISC-V 嵌入式开发中，Segger J-Link 配合开源 OpenOCD 是目前性价比极高的调试方案——既能用上 J-Link 稳定的 JTAG/SWD 物理层，又可享受 OpenOCD 对 RISC-V 标准调试模块（DMI/DM）的良好支持。本文将手把手带你走完从环境搭建到 GDB 单步调试的完整流程。

嵌入式分享
2026-06-21

J-Link OpenOCD RISC-V
为什么RISC-V需要DSP扩展?

在嵌入式开发领域，数字信号处理(DSP)需求正在快速增长。从智能家居的语音交互到无线耳机的主动降噪，从工业电机控制到便携式医疗设备的信号分析，越来越多的低功耗嵌入式设备需要高效完成信号运算。传统方案中，我们要么依赖昂贵的专用DSP芯片，要么忍受通用处理器处理复杂运算时的低效率。随着RISC-V架构的兴起，通过P扩展DSP指令集，通用RISC-V内核也能拥有比肩专用DSP的运算能力，为成本敏感的嵌入式设计提供了全新方案。

技术前线
2026-06-16

DSP RISC-V
格罗方德完成收购新思科技处理器IP解决方案业务，推出面向物理AI的全栈技术平台

格罗方德的物理 AI 产品组合与 MIPS 的 RISC-V 技术及从软件到芯片的专长相结合，赋能汽车、工业及边缘智能体平台等领域加速定制化、软件优先型产品落地

厂商动态
2026-06-03

边缘智能物理AI RISC-V
RISC-V GCC交叉编译工具链搭建与Makefile配置全流程

在RISC-V开发中，交叉编译工具链是连接x86主机与RISC-V目标板的唯一桥梁。无论是裸机MCU还是运行Linux的SoC，一套配置正确的GCC工具链是项目成功的基石。本文将手把手带你完成从工具链获取到自动化Makefile编写的完整流程。

电子设计自动化
2026-05-21

Makefile配置 RISC-V
RISC-V软核在FPGA上的Boot流程与UART驱动开发

在FPGA上构建RISC-V SoC时，从复位向量到串口打印“Hello World”的启动流程，是验证软核能否“自主呼吸”的关键。本文将基于常见的PicoRV32或VexRiscv软核，详解从硬件复位到软件驱动的完整链路，助你打通FPGA软核开发的“最后一公里”。

嵌入式分享
2026-05-21

FPGA RISC-V
四大“门派”围攻边缘及端侧AI SoC市场“光明顶”

春节过后，全球半导体行业展会密集启幕。华兴万邦先后实地走访德国2026嵌入式世界展(EW26)、巴塞罗那世界移动通信大会(MWC)、2026玄铁RISC-V生态大会、第十四届电子信息博览会(CITE 2026)、香港春季电子展和2026亚洲蓝牙大会等一系列行业大展，深度观察、分析和总结产业链前沿趋势和创新动态。从各大展台新品、技术方案与企业战略布局中不难看出：边缘与端侧AI已成为电子信息行业的核心增量赛道，而采用新架构的边缘及端侧AI SoC正在加速走向各种应用。

厂商动态
2026-05-06

SoC AI RISC-V
不止是跑分：基于FPGA的RISC-V软核定制与硬件加速器（HLS）协同设计实战——以AI边缘检测算法为例

在AI边缘计算领域，传统处理器架构常面临算力与能效的双重挑战。基于FPGA的RISC-V软核定制与硬件加速器（HLS）协同设计，为边缘AI算法落地提供了新范式。本文以Sobel边缘检测算法为例，解析如何通过软核定制与HLS加速实现20倍性能提升。

智能应用
2026-04-22

硬件加速器 HLS RISC-V
RISC-V核在FPGA上的移植：调试陷阱与自定义指令扩展流程

在FPGA上移植RISC-V核并实现自定义指令扩展，已成为推动嵌入式系统创新的关键路径。这一过程既充满技术挑战，也蕴含着性能优化的巨大潜力。本文将结合实际案例，深入剖析调试过程中的常见陷阱，并阐述自定义指令扩展的完整流程。

智能硬件
2026-04-22

FPGA RISC-V
RISC-V核在FPGA上的移植全流程：从指令集仿真到硬件比特流

在AIoT设备开发中，某团队曾尝试将开源RISC-V核移植到FPGA实现边缘计算，却因未充分验证指令集兼容性导致系统频繁崩溃。这一案例揭示了RISC-V移植的关键挑战：如何在保持指令集完整性的同时，实现硬件资源的高效利用。本文将系统阐述从软件仿真到FPGA比特流生成的全流程方法。

模拟技术
2026-04-22

FPGA RISC-V
从进迭时空K3看RISC-V CPU与Imagination GPU协同：如何构建高性能SoC能力

随着端侧AI和高性能计算需求的快速增长，处理器产业的分工模式正在发生变化。近期，Arm 已发布其自研AI芯片，这一动向也让产业对IP模式的开放性与生态中立性产生了更多关注。

厂商动态
2026-04-21

CPU SoC RISC-V
针对时间序列预测的TinyLSTM剪枝与部署到RISC-V内核

工业传感器预测维护、金融时序分析等场景，时间序列预测对实时性要求极高。传统LSTM模型因参数量庞大难以部署在资源受限的MCU上，而DeepSeek提出的TinyLSTM通过动态门控蒸馏与结构化剪枝技术，将参数量压缩至十万级，同时保持90%以上准确率。本文将解析TinyLSTM的剪枝原理与量化部署方法，并展示基于RISC-V内核的C语言实现方案。

嵌入式分享
2026-04-07

TinyLSTM RISC-V
算力范式转移：从玄铁C950看高性能RISC-V与Agentic AI时代的CPU角色回正

面对AI Agent与Physical AI的浪潮，单纯依靠增加GPU或NPU的补丁式方案已难以为继，CPU架构必须进行面向AI的底层重塑。阿里达摩院发布的玄铁C950旗舰处理器，不仅刷新了单核性能纪录，更通过原生AI引擎首次实现了对满血大模型的单芯片支持。这意味着RISC-V已正式突破高性能通用计算与AI计算的“双重攻坚战”。

刘岩轩
2026-03-31

CPU AI 物理AI 玄铁C950 RISC-V
香港RISC-V联盟正式成立，建立国际交流门户与场景应用枢纽

近日，上海赛昉半导体科技有限公司（赛昉科技）联同多间产业领航企业及机构今日共同宣布，香港RISC-V联盟（Hong Kong RISC-V Alliance，简称HKRVA，下称“联盟”）正式成立。在这个基础上，联盟在下一阶段将积极邀请并联合其他持分者参与推进联盟的发展，共同建设RISC-V生态圈，达致多方共赢。

动态速递
2026-03-31

RISC-V
倪光南院士：RISC-V正从“备选”走向“主流”

3月24日，由阿里巴巴达摩院主办的2026玄铁RISC-V生态大会在上海举行。高通、Arteris、Canonical、SHD Group、海尔、中兴通讯、全志科技、北京智芯微、南芯科技等全球数百家产学研机构齐聚一堂，分享RISC-V前沿实践。会上，阿里巴巴达摩院发布高性能RISC-V CPU玄铁C950，并推出两大RISC-V原生AI引擎，促进高性能通用算力与AI算力融合，探索打造面向AI Agent时代的新型CPU。

厂商动态
2026-03-24

CPU 算力 RISC-V
打破全球RISC-V CPU性能纪录！阿里达摩院发布玄铁C950

3月24日消息，今日，在上海举行的2026玄铁RISC-V生态大会上，阿里巴巴达摩院发布新一代旗舰CPU产品玄铁C950。

通信先锋
2026-03-24

CPU RISC-V
RISC-V核定制：在FPGA上实例化Rocket Chip并添加自定义指令集

在硬件设计的浪潮中，RISC-V架构凭借其开放性与模块化，已成为创新的“黄金赛道”。而FPGA则为这种创新提供了无限可能的“试验田”。通过将Rocket Chip生成器与FPGA结合，开发者不仅能快速构建定制化SoC，更能通过自定义指令集（Custom Instructions）为特定算法注入硬件加速的灵魂。

智能硬件
2026-03-22

FPGA Rocket Chip RISC-V
RISC-V自定义指令扩展：Chisel语言驱动的专用加速器设计革命

在AIoT与边缘计算爆发式增长的今天，传统通用处理器已难以满足特定场景的极致需求。以卷积神经网络推理为例，90%的运算集中在8-bit矩阵乘法，若用标准RISC-V指令实现，需数百个周期完成单次乘加运算。这种性能瓶颈催生了RISC-V自定义指令扩展技术的突破性应用——通过Chisel硬件构造语言，开发者可快速设计专用加速器并无缝嵌入SoC系统，实现算力与能效的双重跃迁。

电子设计自动化
2026-03-18

AIoT Chisel语言 RISC-V
RISC-V简单之美：静态分支预测下的代码风格调整

在嵌入式系统开发中，RISC-V架构凭借其简洁的设计哲学和开源特性，正成为物联网、边缘计算等领域的热门选择。然而，其精简的分支预测机制(通常采用静态预测策略)对代码编写风格提出了特殊要求。本文通过实际测试流程的对比分析，揭示如何通过调整代码结构提升RISC-V处理器的执行效率，并结合C语言实现展示优化技巧。

嵌入式分享
2026-03-09

静态分支预测 RISC-V
RISC-V开源生态在嵌入式硬件加速中的探索——基于FPGA的硬件乘法器实现

在嵌入式系统向智能化、高性能化演进的浪潮中，RISC-V开源指令集架构凭借其模块化设计和可扩展性，成为硬件加速领域的重要推动力。结合FPGA的可重构特性，基于RISC-V的硬件乘法器实现方案正逐步打破传统架构的性能瓶颈，为边缘计算、AI推理等场景提供高效算力支撑。

嵌入式分享
2026-02-06

FPGA RISC-V

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Risc-V

RISC-V启动的基础逻辑

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为什么RISC-V需要DSP扩展?

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RISC-V GCC交叉编译工具链搭建与Makefile配置全流程

RISC-V软核在FPGA上的Boot流程与UART驱动开发

四大“门派”围攻边缘及端侧AI SoC市场“光明顶”

不止是跑分：基于FPGA的RISC-V软核定制与硬件加速器（HLS）协同设计实战——以AI边缘检测算法为例

RISC-V核在FPGA上的移植：调试陷阱与自定义指令扩展流程

RISC-V核在FPGA上的移植全流程：从指令集仿真到硬件比特流

从进迭时空K3看RISC-V CPU与Imagination GPU协同：如何构建高性能SoC能力

针对时间序列预测的TinyLSTM剪枝与部署到RISC-V内核

算力范式转移：从玄铁C950看高性能RISC-V与Agentic AI时代的CPU角色回正

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