FPGA
-
构建一个裸机应用程序，并自定义FPGA逻辑，用于接收4K、30Hz的视频帧
AMD Kria KV260 于2021年4月20日发布，最初配备的是橙色风扇外壳。与此同时，AMD及其合作伙伴推出了相关教程，指导用户利用该芯片打造各种有趣的项目，从基于其内置自定义AI逻辑模块的面部识别应用，到同年及2022年的裸机应用。如今已是2026年，软件已更新至最新版本2025.2，甚至KV260的风扇颜色也已从原来的橙色升级为黑色。本教程旨在对之前的教程内容进行更新和补充，整合其中常见的注意事项、常见问题及解答。
-
基于Verilog HDL和有限状态机(FSM)架构的FPGA数字门禁控制系统
本项目展示了一种基于DE1-SoC FPGA板采用有限状态机(FSM)构建的安全数字访问控制系统。该系统允许用户通过键盘或开关输入4位密码，硬件验证密码，并通过LED灯、七段数码管、TFT屏幕和蜂鸣器提供反馈。为增强安全性，系统设置了非活动超时功能，以及在连续三次失败后触发15秒锁定机制。整个硬件组件被集成于一个定制的3D打印外壳内，使其成为适用于门禁控制应用的实用FPGA原型系统。
-
构建一个基于低成本FPGA的智能水质安全报警系统：可将传感器读数转换为清晰的“安全”、“注意”和“危险”水位警报
本项目采用VSD Squadron FPGA Mini板和MYOSA传感器模块，构建了一套基于FPGA的智能水质安全报警系统。该系统设计为低成本的数字原型，用于将水质状况分类为三种简单状态：安全、注意和危险。VSD Squadron FPGA Mini板作为主处理单元，MYOSA传感器模块则用作传感前端。在本实现方案中，未使用MYOSA MPU或主板作为主控制器。
-
PLC与FPGA协同工作的Modbus通信实现方案
在产线设备中，PLC常作为主控单元负责工艺流程，FPGA作为高速算法加速/多路采集前端。两者之间通过Modbus RTU（RS485）或 Modbus TCP（以太网）互通，是成本与开发难度最平衡的协同方案。本文以西门子S7‑1200 PLC + Xilinx Artix‑7 FPGA（UART+FreeModbus）为例，讲清完整实现链路。
-
Vivado HLS将C算法加速为FPGA IP的完整流程
在Xilinx FPGA开发中，Vivado HLS（High-Level Synthesis） 是把C/C++/SystemC算法“翻译”成RTL（Verilog/VHDL）并封装为可重用IP核的利器。相比手写RTL，它能显著缩短开发周期，且通过#pragma指令可精细控制并行度与接口。本文将按实际工程顺序，走完从C仿真到IP导出的完整流程。
-
创建一个虚拟项目，添加了基本计数器，连接并配置了一个GAO探针，增加BRS-100-GW1NR999 对FPGA调试内核的支持
我们都经历过这种情况：模拟器看起来完美无缺，比特流第一次加载就成功了，可板子却……静止不动，做着奇怪的事，又不肯解释。这时你只能拿起厂商的调试工具，接受被绑在他们IDE上的命运，或者干脆在设计上撒满LED灯，像撒 breadcrumbs 一样。
-
跨时钟域处理的三种同步方案与工具实现对比
在FPGA/ASIC设计中，跨时钟域（CDC，Clock Domain Crossing） 是时序违例与功能Bug的高发区。单比特信号、多比特总线、脉冲需采用不同同步策略。本文给出三种经典CDC方案的RTL实现，并对比Synopsys SpyGlass CDC与Vivado Report CDC工具的检查能力差异。
-
FPGA数字下变频（DDC）设计全流程与资源评估
在高速ADC采集系统中，数字下变频（Digital Down Converter, DDC） 负责将高中频采样信号搬移到基带（或低中频），并完成降采样（Decimation）与抗混叠滤波，是雷达、软件无线电接收链路的标配模块。本文基于Xilinx FPGA流程，走完从结构规划→RTL实现→仿真→资源评估的完整闭环。
-
FPGA实现DDR4控制器的关键时序约束设置
在FPGA中例化DDR4 SDRAM控制器（如Xilinx MIG或Intel UniPHY）后，正确的时序约束（SDC）是让控制器通过时序签核、稳定跑在目标频率（如2400MT/s）的前提。很多"初始化失败"或"校准不通过"其实源于约束缺失或参数不匹配。本文聚焦DDR4控制器相关的关键SDC约束与配套配置要点。
-
FPGA时序收敛失败的五大排查思路与解决方案
在FPGA开发中，“时序不收敛”（Timing Closure Failed）是让工程师最头疼的问题之一。当WNS（最差负余量）为负时，设计无法在目标频率下稳定运行。本文总结五大系统性排查思路，帮助你在Vivado/Quartus中快速定位并修复时序违例。
-
FPGA中BRAM与URAM资源分配策略与性能优化
在Xilinx UltraScale+系列FPGA中，片上存储器分为BRAM（Block RAM）和URAM（Ultra RAM）两类。BRAM容量18/36Kb，URAM容量288Kb，但URAM延迟略高且占用更多布线资源。合理分配两者是平衡容量、时序与功耗的关键。本文总结BRAM与URAM的选型原则与优化策略。
-
FPGA实现以太网MAC层的三种方案对比与选型
在FPGA网络中，以太网MAC（Media Access Control）负责CSMA/CD退避、帧校验（FCS）、与PHY通过MII/RGMII/SGMII接口交互。根据项目对灵活性、开发周期、资源的要求，通常有三种实现路径。本文基于Xilinx/Intel平台做横向对比与选型建议。
-
如何在 AMD Kria™ KV2600 视觉AI入门套件上构建、部署和运行自定义硬件加速器应用程序
我最初在博客上发布了这个项目。在这里，我将更详细地讲解每一步。边缘端的硬件加速正在彻底改变我们处理计算机视觉、机器学习和高性能计算的方式。然而，弥合软件开发与FPGA硬件之间的鸿沟，往往令人感到任务艰巨。
-
AMD Spartan FPGA 升级：更大、更智能、更可扩展、更安全
我们很高兴宣布，AMD Spartan UltraScale+ SU200P FPGA 将于 2026 年 7 月正式投入量产。SU200P 是 Spartan UltraScale+ 系列中规模最大、性能最强的器件，采用成熟的 16nm FinFET 工艺。它为 AMD 成本优化型产品组合带来了高 I/O、低功耗、灵活连接，以及支持 PQC CNSA 2.0 的先进硬件安全能力。
-
如何使用Soan Papdi FPGA 搭建数字电路
Soan Papdidi 改变了这种体验。它是一款紧凑、易于上手的纯FPGA开发板——无需MCU，也无隐藏式微控制器，只需掌握原始的FPGA功能即可。该板配备8个DIP开关、8个LED灯和10个I/O引脚，非常适合用于学习和实验数字逻辑。
-
DSP vs FPGA vs MCU：中等算力场景的选型决策树
当一个嵌入式项目进入方案设计阶段，工程师面临的第一个关键决策往往是：“该选什么芯片?” DSP、FPGA、MCU三者之间的边界在数据手册上看似清晰，但当面对中等算力场景——算力要求介于简单控制和超高性能计算之间的“灰色地带”——选型变得棘手。选错了，轻则项目延期、成本失控，重则整个方案需要推倒重来。
-
免费送!米尔邀您共聚2026AEC FPGA技术峰会
作为领先的嵌入式处理器模组厂商，米尔将携安路FPGA核心板和开发板亮相。我们诚邀您共聚西子湖畔，一同探索FPGA技术在边缘计算、工业控制与AI加速等领域的最新技术突破与落地实践。
-
FPGA并行CRC32算法优化：从串行到全并行的性能飞跃
在高速通信协议（如PCIe、10G Ethernet）中，传统的串行CRC计算是吞吐量瓶颈。并行CRC32通过将串行移位寄存器算法转换为组合逻辑，实现每个时钟周期输出CRC结果，是突破Gbps级带宽的关键。本文将详解从LFSR到全并行计算的优化路径。
-
FPGA实现DDR4控制器：关键时序参数配置与调试方法
在FPGA高速数据采集或视频处理系统中，DDR4 SDRAM是扩展存储带宽的核心。然而，直接手写DDR4控制器状态机不仅复杂且极易出错。工程实践中，利用FPGA厂商提供的IP核（如Xilinx MIG或Intel EMIF）是唯一可靠的选择。本文将聚焦IP核配置中极易踩坑的时序参数与校准调试，帮你快速打通DDR4接口。
-
利用现场可编程门阵列(FPGA)实现以太网交换机(ESC)串行数据的光纤通道串行协议(FCSP）
BLHeli_S — 这是较早且广泛使用的固件版本。它适用于赛灵思公司的 EFM8 8051 类型的微控制器。支持脉冲宽度调制(PWM)、单脉冲(OneShot)和双脉冲(DShot)输入协议。虽然不再进行积极开发，但仍能在数百万块电路板上找到使用。
