日本和美国计划合作攻关2nm芯片，2nm芯片是个什么概念？

纳米是计量单位，2nm是指处理器的蚀刻尺寸。简单的讲，就是能够把一个单位的电晶体刻在多大尺寸的一块芯片上。芯片就是指肉眼能看到的长满了很多小脚的或者看不见脚的，很明显的方形的那一小块东西。芯片指集成电路，其英文缩写是IC。严格意义上讲，芯片真正含义是指集成电路封装内部的一点点大的半导体芯片，也就是管芯。

5nm的芯片就相当于每个晶体管只有20个硅原子的大小，一块芯片上，有100亿到200亿个的这种晶体管，一个头发丝的截面，就有100多万个原件!

如果仅仅是从用户使用体验来说，3nm和2nm芯片区别是不大的，或者说用户很难察觉出来，比如说手机芯片，用来看视频，看图片，拍照，其实两者区别无法感受出来。但是如果在运行大型的程序时，就会有区别。而且我们使用芯片，除了日常娱乐、工作外，还有很多专业的领域，需要进行大型运算，就需要更快的芯片来支撑。

IBM的高层表示，新的两纳米芯片大约相当于在一个指甲大小上容纳500亿个晶体管，每个晶体管的大小相当于两个DNA链。 相比于7nm芯片，2nm技术预计将提升45%的性能、并降低75%的能耗。

6月17日消息，钛媒体App获悉，今天凌晨举行的台积电北美技术论坛上，台积电(TSMC)正式公布未来先进制程路线图。

其中，台积电3nm(N3)工艺将于2022年内量产，而台积电首度推出采用纳米片晶体管(GAAFET)架构的2nm(N2)制程工艺，将于2025年量产。

台积电总裁魏哲家在线上论坛表示，身处快速变动、高速成长的数字世界，对于运算能力与能源效率的需求较以往更快速增加，为半导体产业开启前所未有的机会与挑战。值此令人兴奋的转型与成长之际，台积电在技术论坛揭示的创新成果彰显了台积电的技术领先地位，以及支持客户的承诺。

与此同时，台积电研发资深副总裁米玉杰(YJ Mii)在这场会议上宣布，台积电会在2024年拥有光刻机巨头ASML最先进、最新的高数值孔径极紫外光(high-NA EUV)曝光机微影设备，即第二代EUV光刻机。“主要用于合作伙伴的研究目的......针对客户需求，开发相关基础架构与格式的解决方案，推动创新。”

具体来说，此次台积电技术峰会上，核心是公布N3(3nm级)和N2(2nm级)系列的领先节点具体技术细节，以及TSMC-3DFabricTM 三维矽晶堆叠解决方案，从而在未来几年用于制造先进的CPU、GPU和移动SoC芯片产品中。

3nm技术节点：台积电第一个3nm级节点称为N3，有望在今年下半年开始大批量制造 (HVM)量产，预计2023年初交付给客户。其中，3nm第二节点N3E，与N5相比，在相同的速度和复杂性下，N3E功耗降低34%，性能提升18%，逻辑晶体管密度提高1.6倍，而且搭配先进的TSMC FinFlextm架构，能够精准协助客户完成符合其需求的系统单芯片设计。

2nm技术节点：台积电第一个2nm级节点称为N2，采用纳米片晶体管(GAAFET)架构，预计于2025年开始量产。据悉，在相同功耗下，2nm性能速度较3nm增快10%至15%，若在相同速度下，功耗降低25%至30%。台积电还表示，2nm制程技术平台也涵盖高效能版本及完备的小晶片(Chiplet)整合解决方案。

扩大超低功耗平台：台积电称正在开发N6e技术，专注于边缘人工智能及物联网设备。N6e将以7nm制程为基础，逻辑密度可望较上一代的N12e多3倍。据悉，N6e平台涵盖逻辑、射频、类比、嵌入式非挥发性存储器、以及电源管理IC解决方案。

TSMC-3DFabricTM 三维矽晶堆叠方案：台积电今天展示两项突破性创新，一项是以SoIC为基础的CPU，采用晶片堆叠于晶圆之上(Chip-on-Wafer，CoW)技术来堆叠三级快取静态随机存取存储;另一项是创新的AI SoC，采用晶圆堆叠于晶圆之上(Wafer-on-Wafer，WoW)技术堆叠于深沟槽电容晶片之上。

台积电表示，搭载CoW及WoW技术的7nm芯片，目前已经量产，5nm技术预计于2023年完成。为满足客户对于系统整合芯片及其他3DFabric系统整合服务需求，首座全自动化3D Fabric晶圆厂预计于2022年下半年开始生产。

随着台积电2nm转向基于纳米片的GAAFET架构，3nm系列将成为台积电FinFET节点最后一个技术平台。预计在2025年量产2nm芯片后，台积电仍将继续生产3nm半导体产品。

此外，台积电透露，到2025年，其成熟和专业节点的产能将扩大约 50%。该计划包括在台南、高雄、日本和南京建设大量新晶圆厂，此举将进一步加剧台积电与格芯、联电、中芯国际等晶圆代工厂商之间的竞争。

根据AnandTech报道，扩张成熟和专业节点投资的四个新设施分别为：台积电日本熊本的Fab 23一期厂，制造12nm、16nm、22nm和28nm芯片，并将拥有每月高达4.5万片300毫米(12寸)晶圆的生产能力;台南Fab 14第8期;高雄Fab 22二期;南京的Fab 16 1B 期，目前主要生产28nm成熟工艺芯片。

目前，台积电在全球共有13座晶圆代工厂。其中，10家工厂位于中国台湾地区，2家分别在上海和南京，分别制造8寸和12寸晶圆;1家在美国Fab11，制造8寸晶圆。而台积电7nm、5nm先进工艺芯片主要在台南Fab18厂进行生产。

6月中旬，台积电在2022年技术论坛上正式公布了3nm及2nm工艺的路线图，其中2nm工艺会使用GAA晶体管，技术进步非常大，但是晶体管密度提升有限，只有10%，远远达不到正常摩尔定律迭代的要求。

对于这个问题，在昨天的台积电财报会上，联席CEO刘德音也回应了2nm晶体管密度的问题，他指出2nm工艺不仅仅意味着芯片密度，其同时还包括新的电源线结构、新的小芯片技术，以允许我们的客户进行更多的架构创新。

目前台积电客户的核心需求在于电源效率，为了满足客户需求同时控制成本，台积电限制了2nm的整体密度。

从台积电的回应来看，2nm晶体管密度提升不大是他们刻意为之，一方面是使用的新技术更偏向节能，另一方面则是客户的需要，要降低成本。

考虑到3nm工艺都有5个衍生版本，台积电的2nm工艺未来肯定也会有多个版本，晶体管密度提升的版本应该也会有的。

今天，据日经亚洲报道，日本将和美国合作，最早于2025年在日本启动2nm制程国内制造基地。日经亚洲称，2nm制程的芯片可以用于量子计算机、数据中心和智能手机等产品，甚至可以决定军事装备的性能，与国家安全直接相关。

尽管日本和美国计划合作攻关2nm芯片，但具备量产5nm以及下制程实力，且明确提出了2nm路线图的晶圆代工厂仅有中国台湾晶圆代工龙头台积电和韩国芯片巨头三星电子。这两家芯片制造巨头的2nm制程研究均已进入开发阶段，并提出了明确的量产时间。

台积电预计将在2024年年底和2025年进行2nm制程的风险试产，量产则可能会到2025年下半年或年底。三星电子则同样计划在2025年实现2nm的量产。

最近，台积电和三星电子更是在2nm制程方面动作频频。上周五，据台媒报道，台积电2nm建厂计划相关环保评审文件已送审，争取明年上半年通过，一期项目预计2024年底前投产，投资金额高达1万亿新台币(约合2268亿人民币)。而三星电子的实际负责人李在镕也访问荷兰光刻机龙头ASML，据悉目标为下一代EUV光刻机，以在2nm等先进制程上取得优势。

本文将从资本支出、技术、客户争夺和制程节点等方面，呈现台积电和三星电子的全方位竞争，解析这场2nm芯片战争。

当前，全球具备5nm及以下制程芯片制造实力的晶圆代工厂只有台积电和三星电子两家。两家正展开一场以百亿美元为单位、以纳米乃至原子厚度为目标的先进制程竞赛。

这种竞赛中，台积电和三星电子都投入了大量的资金，以在技术研发和产能扩充上占得先机。

2021年，台积电资本支出达300亿美元，今年台积电则预计资本支出将达到400-440亿美元(约合2687亿-2956亿人民币)。在2022年的投资中，台积电预计70%都将用于先进制程，10-20%用于特色工艺，10%用于先进封装。